uiss zerowka 2011 pyt i odp, Notatki, Elektronika AGH III rok, [STUDIA] rok 3, UISS

[ Pobierz całość w formacie PDF ]
Zerówka 2011
GRUPA B
1. ASTAR (a nie ASTER jak było na egzaminie) - schemat blokowy
Algorytm do przełączania rdzeni w układach wielordzeniowych, na podstawie równań Greena "szacuje" i
oblicza temp. rdzeni niejako z wyprzedzeniem.
Jak się już taki rdzeń zagrzeje to algorytm może z nim zrobić 3 rzeczy w zależności od temperatury:
"Zostały na nim zaznaczone trzy przedziały zakresu temperatur: Tactsw – temperatura, powyżej której
następuje realizacja mechanizmu asynchronicznego przełączania aktywności danego rdzenia Ttasksw –
temperatura, powyżej której algorytm podejmuje decyzję o przeniesieniu wykonywania zadania do innego
rdzenia. Tcritical – temperatura powyżej której aktywność rdzenia jest wstrzymywana." do tego jest wykres
w autopreferacie
najważniejsze jest to że algorytm działa asynchronicznie, czyli niezależnie od czynności i zegara procka.
"actsw" to jest chyba Activity Switching czyli np w połowie wykonywania operacji ASTER przełączy rdzeń
np. core2 i wydaje mi się że w tym wypadku może jeszcze ponownie włączyć core1 nim cała operacja się
zakończy
"tasksw" całe zadanie idzie na inny rdzeń przed ukończeniem zadania nie wróci na core1 (tego pewien nie
jestem)
"critical" do ostudzenia nie pracuje
co do odpowiedzi na pytania to chyba tak jak było wyżej. + nie wiem czy nie to:
Modelu termiczny – opracowano model procesora CELL. Dla danego modelu zostały określone warunki
fizyczne – budowa fizyczna modelu oraz warunki brzegowe.
Analiza zmienności czasu punktowej reakcji termicznej – w celu analizy dynamiki termicznej badanych
układów zdefiniowano zmienną Czas Punktowej Reakcji Termicznej oraz zbadano jego zmienność względem
położenia aktywnych modułów na powierzchni układu scalonego wraz ze zmianą parametrów fizycznych
opisujących dany układ scalony.
2. obliczy
ć
g
ę
sto
ść
mocy MOS 500nm
3. maski - z czego zrobione, dla polikrzemu i p-i-n. Czy mog
ą
by
ć
zamienne.
Fotomaska - Bariera dla implantacji jonowej, maska do nakładania SiO2.
SiO2 - Bariera przed p- i n- domieszkami
Si3N4 - Bariera nakładana na Si lub SiO2
4. dopasowanie
ś
cie
ż
ki - jak realizujemy
Dopasowanie
ś
cie
ż
ek mo
ż
na uzyska
ć
poprzez odpowiedni dobór stosunku W/L /projektant nie ma
wpływu na grubo
ść
ś
cie
ż
ki/
ś
cie
ż
ki, sterujemy rezystancj
ą
/zmienia si
ę
rezystancja na kwadrat?/
mo
ż
na uzyska
ć
dopasowanie impedancyje
5. opó
ź
nienia propagacyjne sygnałów w MOS
Czas propagacji jest wprost proporcjonalny do R*C, gdzie C=e0*e*W*L/d, napięcie progowe oraz napięcie
zasilania także wpływa.
Stała czasowa niezb
ę
dna dla utworzenia / przeładowania/ warstwy inwersyjnej /kanału/ tranzystora
wynosi: tau
≈
r_kanału*C_bramka-kanał gdzie r_kanał
≈
1/g_m, C_bramka-kanał
≈
W*L*C_ox
f_t
≈
1/2*pi * mi_n * (U_gs-U_t)/L^2
GRUPA A
1. Jaki jest wpływ napi
ę
cia progowego tranzystora na szybko
ść
pracy układu. W jaki sposób
zmienia si
ę
napi
ę
cie progowe?
NAPI
Ę
CIE PROGOWE V_t
-Zale
ż
no
ść
od temperatury: -4mV/oC - dla wysoko domieszkowanego podło
ż
a
-2mV/oC - dla nisko domieszkowanego podło
ż
a
V_t=V_to+V_fb
V_to - idealne napi
ę
cie progowe (idealnego tranzystora MOS)
V_fb - składnik technologiczny
+
V_to=2*
ϕ
_
b + Q_b/C_ox
ϕ
_b=(k*T)/q * ln(N_a/N_i) - potencjał obj
ę
to
ś
ciowy, zale
ż
ny od poziomu domieszkowania
podło
ż
a.
Reprezentuje ró
ż
nic
ę
mi
ę
dzy poziomami energii Fermiego półprzewodnika
domieszkowanego i naturalnego. N_a - g
ę
sto
ść
no
ś
ników w domieszkowanym podło
ż
u,
N_i – g
ę
sto
ść
no
ś
ników w niedomieszkowanym krzemie, k - stała Boltzmana, q - ładunek
elektryczny, T - temperatura
Q_b=sqrt(2*
ε
_si*q*N_a*2*
ϕ
_b)
- ładunek obj
ę
to
ś
ciowy,
ε
_si - przenikalno
ść
dielektryczna krzemu, C_ox - pojemno
ść
„kondensatora” tlenkowego
+ Składnik technologiczny V_fb
V_fb=
ϕ
_
ms – Q_fc/C_ox
ϕ
_ms=f(
ϕ
_g-
ϕ
_si) - funkcja ró
ż
nicy potencjałów podło
ż
a i materiału bramki
ϕ
_ms=-(E_g/2 -
ϕ
_b) , E_g - potencjał definiuj
ą
cy przerw
ę
energetyczn
ą
krzemu
ϕ
_ms = -0.9V dla podło
ż
a typu p i -0.2V dla podło
ż
a typu n
Q_fc - ładunek wynikaj
ą
cy z niedokładno
ś
ci wykonania zł
ą
cza i domieszkowania
+
Wniosek
Dla okre
ś
lonych materiałów podło
ż
a i bramki napi
ę
cie progowe mo
ż
e zmienia
ć
si
ę
ze
zmianami koncentracji domieszek, pojemno
ś
ci bramki (Cox) i ładunkiem powierzchniowym Q_fc.
Wszystkie wymienione przyczyny s
ą
zale
ż
ne od temperatury.
2. Porówna
ć
parametry układu cyfrowego wykonanego z krzemu z układem z azotku galu.
Który ma lepsze wła
ś
ciwo
ś
ci cz
ę
stotliwo
ś
ciowe i dla czego?
FET Si a FET GaN
Tranzystor GaN: Krótka bramka (krótki kanał), Cz
ę
stotliwo
ść
pracy 10-11GHz (dla Si tylko 2-3
GHz), G
ę
sto
ść
mocy 10W/mm długo
ś
ci bramki (dla GaAs tylko 1W/mm dług. bramki),
Temperatura pracy 300oC (dla Si tylko 140oC)
Najnowsza propozycja – azotek galu – charakteryzuje si
ę
parametrami, które mog
ą
mie
ć
istotne
znaczenie w bran
ż
y elektronicznej. Posiada on mianowicie wysok
ą
odporno
ść
termiczn
ą
,
chemiczn
ą
i radiacyjn
ą
. Ponadto GaN jest dobrym przewodnikiem cieplnym, co sprawia,
ż
e znikaj
ą
problemy z chłodzeniem układu scalonego. Azotek galu jest równie
ż
lepszym przewodnikiem
elektrycznym, ni
ż
krzem. Te parametry pozwalaj
ą
na produkcj
ę
tranzystorów wysokiej
cz
ę
stotliwo
ś
ci, działaj
ą
cych w wysokiej temperaturze i w innych, szczególnie „niesprzyjaj
ą
cych”
warunkach.
3. Wyliczy
ć
g
ę
sto
ść
mocy obj
ę
to
ś
ciowej w kanale tranzystora MOS wykonanego w technologii
100nm. Przyj
ąć
sensowne dane fizyczne potrzebne do oblicze
ń
.
W: 1,00E07
L: 1,00E07
D: 1,00E08 10% z L
e0: 8,85E12
er: 3
Ck: e0*er*W*L/D < pojemność kanału
U: 3 < napięcie w kanale (założenie:P)
E: 0,5*Ck*U^2 < energia potrzebna do 1przeładowania
f: 1,00E+08 < częstotliwość pracy
P: E / t = E * f < moc
Pobj: P / objętość kanału
Ck: 2,66E17
E: 1,20E16
P: 1,20E08
Pobj: 1,20E+14 W/m^3
uwzględniając że przy drenie D jest 10x mniejsza dostajemy 10^15 a więc prawie dokładnie tyle co w
wykładzie. Na szacunek wystarczy
4. Procesor współpracuje z układem FPGA za po
ś
rednictwem podło
ż
a PCB. Oszacowa
ć
wpływ transportu sygnału przez PCB na cz
ę
stotliwo
ść
pracy systemu zło
ż
onego z procesor -
układ FPGA. Układy scalone wykonane s
ą
w technologii 100nm.
5. Jakie warunki powinny by
ć
spełnione aby algorytm ASTER był efektywny?
[ Pobierz całość w formacie PDF ]

  • zanotowane.pl
  • doc.pisz.pl
  • pdf.pisz.pl
  • emaginacja.xlx.pl

    •